我一直以為教授把Meeting時間提早到今天下午是因為星期五廠商要來開會，所以時間提早，結果是我會錯意，是因為明天光復節放假，所以才把Meeting時間提早

害我這幾天神經兮兮的，在那邊想辦法生進度出來(並沒有，我只有在那邊想我該怎麼在最後一天把我想到的東西全部做出來而已)

結果現在最後一天比我想得更晚，我現在整個人都Chill起來了，等等來去買支冰淇淋

話說這幾天我在YT刷到一堆跟CPU架構、I/O Device、MCU相關的影片，收藏了好幾部，但我一部都還沒看完

看完之後再寫個文上來

今天稍早學弟考完FPGA課的期中考，我因為身分的關係修不了，他們剛好在實驗室討論剛剛的考題，我就拿過來看了一下

我大概可以拿80分，其他題因為我馬上就知道怎麼答，所以我忘了，
只記得我不會的，那題是在問Memory排序跟存取的問題，跟Big-Endian和Little-Endian有關，然後要你寫出一個有Constant part bit的搜索module，我看了一下他們教授的書有詳細介紹這部分，所以有看有想過應該就知道怎麼寫，太酷了，我也想去買一本來看

其他題憑印象，我記得是跟Verilog語法的概念有關，比如描述一下Blocking跟Nonblocking有甚麼差別? 用assignment、if-else或是case的語法寫出Multiplexer，簡述一下schematic、Logic、Behavioral以及Mixed等描述方式的概念或差別

Blocking就是一個=，用在always@(*)begin裡面，當這個區塊裡面的參數有變動的時候會直接賦值給=左邊的暫存器，Nonblocking就是<=，用在always@(posedge clk or negedge reset_n)begin裡面，clk跟reset_n是我舉例的訊號，當這個區塊的電路接收到clk的正緣觸發或是reset_n的負緣觸發的時候，<=左邊的暫存器就會被更新成右邊的值

做2to1的Multiplexer:
1. assignment: assign out = select_bit ? a : b;
2. if-else: if(select_bit==0) out = a; else out = b;
3. case: case(select_bit) 1'b0: out = a; 1'b1: out = b; default: select_bit = 0; endcase

描述方法:
Schematic: 使用Verilog本身有的邏輯閘語法，腳位對腳位把邏輯電路接出來
Logic: 使用邏輯符號比如 ~!&|^等，描述邏輯指定給特定wire來組電路
Behavioral: 使用類似C code那種描述事件行為的方式去組電路
Mixed: 上面三個方法一起用