在假設如果我們用look-up table來做Dtotal = Dcell + Dc，一來沒有wire-load model 也沒線段的資訊，Dcell 又需要input transition跟output capacitance，這到底要怎麼搞？

若真的是這樣，那沒有下一級的DEF檔要怎麼搞？

DEF 檔的NET會有一種情況就是output沒有下一級的gate，對於製程檔而言在output pin的capacitance是0，意思是說要去看下一級的input capacitance嗎？

沒實力只好靠體力。＼

好多書好想買好想看：食物如何推動世界文明發展，寫給年輕人的簡明世界史，歷史六瓶裝，藍色革命。

我真的越看越火大，每個pdf都只講每個小部份算delay，到底要怎麼算整個線段的delay啊！講了一堆沒有一個統合的，然後又一堆都要看pin 一下子output、一下子又要input，一下子後一級、一下子前一級，有些有重複的參數，你x的到底怎麼算，看到我都想休學不幹了。

好像把書帶去研究室放就很容易不見的fu

奇怪，我的那本黃色VLSI怎麼不見了，到底是誰又拿去了。

進度～龜速前進中

原來研究室一個人都沒有，沒有鑰匙的我又被鎖在門外，門外那個畢不了業的研究生只好乖乖回宿舍了。